gemäß ET News, unter Bezug auf Lieferkettenquellen, verschiebt TSMC die Investitionen in die Hybrid-Bonding-Technologie für die HBM-Memory-Integration. Hybrid-Bonding schafft eine permanente Verbindung zwischen Silizium-Chips mittels in Kupfer interconnections eingebetteter Metal-Bumps, die miteinander verschmolzen sind, und entfällt damit herkömmliche Bumps und verbindet Kupferinterconnections direkt. Während Chip-Solder-Bumps etwa 100 Mikrometer und Microbumps etwa 20 Mikrometer messen, reduziert Hybrid-Bonding dies auf 1 Mikrometer.

TSMC plant, Hybrid-Bonding für HBM zu umgehen und stattdessen in 5-Mikrometer-Microbumps zu investieren, Vorbereitung der Lieferkette mit koreanischen und japanischen Lieferanten für die Massenproduktion in der zweiten Hälfte 2028. Dieser Ansatz steht im Kontrast zu AMD's 3D V-Cache, das Hybrid-Bonding verwendet, um SRAM auf Logik zu stapeln. TSMC bevorzugt weiterhin etablierte Methoden, ähnlich wie seine Abhängigkeit von Low-NA EUV-Lithographie mit Multi-Patterning für Advanced Nodes bis 1nm und darunter, obwohl die Industrieansicht ist, dass Hybrid-Bonding der effizienteste Hochleistungs-Chip-Stacking-Methode ist.