SemiAnalysis はインテルのパンサー レイク（Core Ultra 7 365）のティアダウンを公開し、出荷中のチップ内部の 18A プロセスを珍しく紹介した。インテルの 18A プロセスは、背面電力供給と新しいトランジスタ設計などの高度な製造技術を導入しており、その成功はファウンドリ事業にとって不可欠である。同社は、18A のコンピュート ロジックの密度が、12 コア Xe3 GPU タイルで使用されている TSMC N3E ロジックの密度と類似していることを発見した。さらに、代表的なセル モデルを使用すると、18A の密度はインテル 3 GPU ロジックよりも約 18.6% 高い。ただし、SemiAnalysis は、18A がまだ TSMC N3P、N2、またはサムスン SF2 のピーク密度を上回っていないと述べている。また、ダイ全体の密度はセルの組み合わせと配置に依存すると警告している。パンサー レイクは、リボン FET ゲート・オール・アラウンド トランジスターを初めて搭載したインテルのチップであり、背面電力供給 Power Via の初めての商用実装でもある。SemiAnalysis は、トランジスターごとに 4 つのスタックされたリボンを数え、サムスンの SF2 では 3 枚のシートであることを確認した。さらに、Cougar Cove P コアの面積は、L2 が 2.5 MiB から 3 MiB に増加したにもかかわらず、ルナー レイクの Lion Cove コアの面積とほぼ同じである。パンサー レイクの NPU 5 は reportedly 、ルナー レイクの NPU 4 と比較してチップ面積を 36.9% 削減しているが、INT8 MAC ユニットの数は変わっていない。SemiAnalysis は CPU コアを段階的なアップデートとして説明している。インテルは CES 2026 でパンサー レイクを発売し、ファブ 52 で量産に入った後のことである。18A コンピュート ダイの歩留まりも約 80% に達しており、インテルはノバ レイクのコンピュート タイルの生産を社内に移していると報じられている。詳細な分析によると、インテルは TSMC N3E の密度レベルに近づいているが、TSMC の新しいノードはまだ密度において優位を保っている。