XCENA, une entreprise de semi-conducteurs développant des solutions informatiques centrées sur la mémoire pour l'infrastructure IA, a présenté l'architecture et les performances mesurées de MX1, son architecture mémoire CXL computationnelle, lors de la session mémoire de Hot Chips 2026. Présentée par Harry Kim, directeur des produits, la session a examiné comment MX1 combine l'expansion mémoire à grande échelle, la capacité adossée à des SSD et le calcul programmable près de la mémoire dans un seul dispositif CXL de type 3.

MX1 intègre trois capacités architecturales : l'expansion mémoire jusqu'à 2 To de DDR5 sur quatre canaux via CXL 3.2 sur PCIe 6.0, la capacité adossée à des SSD via XCENA Infinite Memory, et le calcul près de la mémoire avec plus de 1 000 cœurs RISC-V personnalisés. Les moteurs vectoriels intégrés fournissent environ 3 TFLOPS de débit de produit scalaire FP32/FP16 pour des charges de travail comme la recherche vectorielle et le scoring de cache KV.

Les performances mesurées sur six noyaux de traitement de données représentatifs ont montré qu'un seul MX1 offrait jusqu'à 4,7x de débit supérieur et 18,7x d'efficacité énergétique supérieure par rapport à un CPU hôte traitant des données via CXL, et jusqu'à 2,0x de débit supérieur et 6,2x d'efficacité énergétique supérieure par rapport à la DDR5 locale.

Les développeurs programment MX1 en C/C++ standard ou en Rust via la chaîne d'outils basée sur LLVM de XCENA. Le runtime PXL planifie les charges de travail sur les cœurs RISC-V, et la bibliothèque XFLARE s'intègre aux moteurs SQL et à FAISS. XCENA prévoit une production de masse d'ici fin 2026, avec des revenus clients initiaux ciblés pour 2027.

Entités clés : Entreprises : XCENA, TechPowerUp | Personnes : Harry Kim

FAQ : Qu'est-ce que l'architecture MX1 ?

MX1 est une architecture mémoire CXL computationnelle qui combine l'expansion mémoire, la capacité adossée à des SSD et le calcul près de la mémoire dans un seul dispositif CXL de type 3, conçue pour répondre aux contraintes mémoire de l'infrastructure IA.