XCENA, एक सेमीकंडक्टर कंपनी जो AI इंफ्रास्ट्रक्चर के लिए मेमोरी-सेंट्रिक कंप्यूटिंग समाधान विकसित करती है, ने Hot Chips 2026 मेमोरी सत्र के दौरान अपने कम्प्यूटेशनल CXL मेमोरी आर्किटेक्चर MX1 की आर्किटेक्चर और मापा प्रदर्शन प्रस्तुत किया। मुख्य उत्पाद अधिकारी हैरी किम द्वारा प्रस्तुत, सत्र ने जांच की कि कैसे MX1 बड़े पैमाने पर मेमोरी विस्तार, SSD-समर्थित क्षमता, और प्रोग्रामेबल नियर-मेमोरी कंप्यूटिंग को एक ही CXL टाइप 3 डिवाइस में जोड़ता है।

MX1 तीन आर्किटेक्चरल क्षमताओं को एकीकृत करता है: PCIe 6.0 पर CXL 3.2 के माध्यम से चार चैनलों में 2 TB तक DDR5 की मेमोरी विस्तार, XCENA Infinite Memory के माध्यम से SSD-समर्थित क्षमता, और 1,000 से अधिक कस्टम RISC-V कोर के साथ नियर-मेमोरी कंप्यूटिंग। एकीकृत वेक्टर इंजन वेक्टर खोज और KV-कैश स्कोरिंग जैसे कार्यभार के लिए लगभग 3 TFLOPS FP32/FP16 डॉट-प्रोडक्ट थ्रूपुट प्रदान करते हैं।

छह प्रतिनिधि डेटा-प्रोसेसिंग कर्नेल पर मापा प्रदर्शन से पता चला कि एक एकल MX1 ने CXL पर डेटा प्रोसेस करने वाले होस्ट CPU की तुलना में 4.7x अधिक थ्रूपुट और 18.7x अधिक ऊर्जा दक्षता प्रदान की, और स्थानीय DDR5 की तुलना में 2.0x अधिक थ्रूपुट और 6.2x अधिक ऊर्जा दक्षता प्रदान की।

डेवलपर्स XCENA के LLVM-आधारित टूलचेन के माध्यम से मानक C/C++ या Rust का उपयोग करके MX1 प्रोग्राम करते हैं। PXL रनटाइम RISC-V कोर में कार्यभार शेड्यूल करता है, और XFLARE लाइब्रेरी SQL इंजन और FAISS के साथ एकीकृत होती है। XCENA 2026 के अंत तक बड़े पैमाने पर उत्पादन की योजना बना रहा है, जिसमें 2027 के लिए प्रारंभिक ग्राहक राजस्व लक्षित है।

मुख्य संस्थाएं: कंपनियां: XCENA, TechPowerUp | लोग: हैरी किम