XCENA, полупроводниковая компания, разрабатывающая решения для вычислений, ориентированных на память, для инфраструктуры ИИ, представила архитектуру и измеренную производительность MX1, своей вычислительной архитектуры памяти CXL, во время сессии памяти на Hot Chips 2026. Сессия, представленная Гарри Кимом, директором по продуктам, рассматривала, как MX1 сочетает крупномасштабное расширение памяти, емкость на базе SSD и программируемые вычисления рядом с памятью в одном устройстве CXL Type 3.

MX1 интегрирует три архитектурные возможности: расширение памяти до 2 ТБ DDR5 через четыре канала с помощью CXL 3.2 поверх PCIe 6.0, емкость на базе SSD через XCENA Infinite Memory и вычисления рядом с памятью с более чем 1000 пользовательских ядер RISC-V. Встроенные векторные движки обеспечивают примерно 3 TFLOPS пропускной способности скалярного произведения FP32/FP16 для таких задач, как векторный поиск и оценка KV-кэша.

Измеренная производительность на шести репрезентативных ядрах обработки данных показала, что один MX1 обеспечил до 4,7x более высокую пропускную способность и 18,7x большую энергоэффективность по сравнению с хост-ЦП, обрабатывающим данные через CXL, и до 2,0x более высокую пропускную способность и 6,2x большую энергоэффективность по сравнению с локальной DDR5.

Разработчики программируют MX1 на стандартном C/C++ или Rust с помощью набора инструментов XCENA на основе LLVM. Среда выполнения PXL планирует рабочие нагрузки между ядрами RISC-V, а библиотека XFLARE интегрируется с SQL-движками и FAISS. XCENA планирует массовое производство к концу 2026 года, с целевым первоначальным доходом от клиентов в 2027 году.

Ключевые субъекты: Компании: XCENA, TechPowerUp | Люди: Гарри Ким