XCENA, uma empresa de semicondutores que desenvolve soluções de computação centradas em memória para infraestrutura de IA, apresentou a arquitetura e o desempenho medido do MX1, sua arquitetura de memória CXL computacional, durante a sessão de memória do Hot Chips 2026. Apresentada por Harry Kim, Diretor de Produtos, a sessão examinou como o MX1 combina expansão de memória em larga escala, capacidade apoiada por SSD e computação programável próxima à memória em um único dispositivo CXL Tipo 3.

O MX1 integra três capacidades arquiteturais: expansão de memória de até 2 TB de DDR5 em quatro canais via CXL 3.2 sobre PCIe 6.0, capacidade apoiada por SSD via XCENA Infinite Memory, e computação próxima à memória com mais de 1.000 núcleos RISC-V personalizados. Os motores vetoriais integrados fornecem aproximadamente 3 TFLOPS de throughput de produto escalar FP32/FP16 para cargas de trabalho como busca vetorial e pontuação de cache KV.

O desempenho medido em seis kernels de processamento de dados representativos mostrou que um único MX1 entregou até 4,7x mais throughput e 18,7x mais eficiência energética em comparação com uma CPU host processando dados via CXL, e até 2,0x mais throughput e 6,2x mais eficiência energética versus DDR5 local.

Os desenvolvedores programam o MX1 usando C/C++ padrão ou Rust via o toolchain baseado em LLVM da XCENA. O runtime PXL agenda cargas de trabalho entre núcleos RISC-V, e a biblioteca XFLARE integra-se com mecanismos SQL e FAISS. A XCENA planeja produção em massa até o final de 2026, com receita inicial de clientes alvo para 2027.

Entidades-chave: Empresas: XCENA, TechPowerUp | Pessoas: Harry Kim