XCENA, ein Halbleiterunternehmen, das speicherzentrierte Computing-Lösungen für KI-Infrastruktur entwickelt, präsentierte während der Memory-Sitzung auf dem Hot Chips 2026 die Architektur und gemessene Leistung des MX1, seiner rechnenden CXL-Speicherarchitektur. Die von Harry Kim, Chief Product Officer, präsentierte Sitzung untersuchte, wie MX1 große Speichererweiterung, SSD-gestützte Kapazität und programmierbares Near-Memory-Computing in einem einzigen CXL-Typ-3-Gerät kombiniert.

MX1 integriert drei architektonische Fähigkeiten: Speichererweiterung bis zu 2 TB DDR5 über vier Kanäle mittels CXL 3.2 über PCIe 6.0, SSD-gestützte Kapazität durch XCENA Infinite Memory und Near-Memory-Computing mit über 1.000 benutzerdefinierten RISC-V-Kernen. Integrierte Vektor-Engines bieten etwa 3 TFLOPS FP32/FP16-Dot-Produkt-Durchsatz für Workloads wie Vektorsuche und KV-Cache-Scoring.

Die gemessene Leistung bei sechs repräsentativen Datenverarbeitungs-Kernels zeigte, dass ein einzelner MX1 bis zu 4,7x höheren Durchsatz und 18,7x höhere Energieeffizienz im Vergleich zu einer Host-CPU, die Daten über CXL verarbeitet, und bis zu 2,0x höheren Durchsatz und 6,2x höhere Energieeffizienz gegenüber lokalem DDR5 lieferte.

Entwickler programmieren MX1 mit Standard-C/C++ oder Rust über die LLVM-basierte Toolchain von XCENA. Die PXL-Laufzeit plant Workloads über RISC-V-Kerne, und die XFLARE-Bibliothek integriert sich in SQL-Engines und FAISS. XCENA plant die Massenproduktion bis Ende 2026, mit ersten Kundenumsätzen, die für 2027 angestrebt werden.

Wichtige Entitäten: Unternehmen: XCENA, TechPowerUp | Personen: Harry Kim