XCENA, una empresa de semiconductores que desarrolla soluciones informáticas centradas en memoria para infraestructura de IA, presentó la arquitectura y el rendimiento medido de MX1, su arquitectura de memoria CXL computacional, durante la sesión de memoria de Hot Chips 2026. Presentada por Harry Kim, Director de Producto, la sesión examinó cómo MX1 combina expansión de memoria a gran escala, capacidad respaldada por SSD y computación programable cerca de la memoria en un solo dispositivo CXL Tipo 3.

MX1 integra tres capacidades arquitectónicas: expansión de memoria de hasta 2 TB de DDR5 a través de cuatro canales mediante CXL 3.2 sobre PCIe 6.0, capacidad respaldada por SSD a través de XCENA Infinite Memory, y computación cerca de la memoria con más de 1,000 núcleos RISC-V personalizados. Los motores vectoriales integrados proporcionan aproximadamente 3 TFLOPS de rendimiento de producto punto FP32/FP16 para cargas de trabajo como búsqueda vectorial y puntuación de caché KV.

El rendimiento medido en seis núcleos de procesamiento de datos representativos mostró que un solo MX1 entregó hasta 4.7x mayor rendimiento y 18.7x mayor eficiencia energética en comparación con una CPU host procesando datos a través de CXL, y hasta 2.0x mayor rendimiento y 6.2x mayor eficiencia energética frente a DDR5 local.

Los desarrolladores programan MX1 usando C/C++ estándar o Rust a través del conjunto de herramientas basado en LLVM de XCENA. El runtime PXL programa cargas de trabajo entre núcleos RISC-V, y la biblioteca XFLARE se integra con motores SQL y FAISS. XCENA planea producción en masa para fines de 2026, con ingresos iniciales de clientes dirigidos a 2027.

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