AIインフラストラクチャ向けのメモリ中心のコンピューティングソリューションを開発する半導体企業XCENAは、Hot Chips 2026メモリセッションで、その計算型CXLメモリアーキテクチャMX1のアーキテクチャと測定された性能を発表しました。チーフプロダクトオフィサーのハリー・キムによって発表されたこのセッションでは、MX1が大規模メモリ拡張、SSDバックアップ容量、プログラム可能なニアメモリコンピューティングを単一のCXL Type 3デバイスにどのように組み合わせるかを検討しました。

MX1は3つのアーキテクチャ機能を統合しています：PCIe 6.0上のCXL 3.2を介した4チャネルでの最大2 TBのDDR5メモリ拡張、XCENA Infinite MemoryによるSSDバックアップ容量、そして1,000を超えるカスタムRISC-Vコアによるニアメモリコンピューティング。統合ベクトルエンジンは、ベクトル検索やKVキャッシュスコアリングなどのワークロードに対して、約3 TFLOPSのFP32/FP16ドット積スループットを提供します。

6つの代表的なデータ処理カーネルでの測定性能は、単一のMX1がCXLを介してデータを処理するホストCPUと比較して最大4.7倍のスループットと18.7倍のエネルギー効率を提供し、ローカルDDR5と比較して最大2.0倍のスループットと6.2倍のエネルギー効率を提供することを示しました。

開発者は、XCENAのLLVMベースのツールチェーンを介して標準のC/C++またはRustを使用してMX1をプログラムします。PXLランタイムはRISC-Vコア間でワークロードをスケジュールし、XFLAREライブラリはSQLエンジンおよびFAISSと統合されます。XCENAは2026年末までに量産を計画しており、初期顧客収益は2027年を目標としています。

主要エンティティ：企業：XCENA、TechPowerUp | 人物：ハリー・キム

FAQ：MX1アーキテクチャとは何ですか？

MX1は、メモリ拡張、SSDバックアップ容量、ニアメモリコンピューティングを単一のCXL Type 3デバイスに組み合わせた計算型CXLメモリアーキテクチャであり、AIインフラストラクチャのメモリ制約に対処するように設計されています。