Selon ET News citant des sources de la chaîne d'approvisionnement, TSMC est censé retenir de l'investissement dans une technologie d'emballage en silicium connue sous le nom de bonding hybride. Cette technologie crée un lien permanent entre les puces en silicium en utilisant des bosses métalliques intégrées fusionnées entre elles pour former une seule puce. Dans l'emballage moderne, les micro-bump sont d'environ 20 micromètres, tandis que le bonding hybride réduit cette taille à 1 micromètre.

Pour TSMC, l'avenir pourrait impliquer de contourner le bonding hybride et d'investir dans des micro-bump de 5 micromètres pour améliorer les performances. Des fournisseurs coréens et japonais sont censés collaborer avec TSMC pour y parvenir, avec une production de masse de micro-bump de 5 micromètres prévue au deuxième semestre 2028. Pour rappel, la technologie 3D V-Cache d'AMD utilise le bonding hybride pour placer le SRAM au-dessus de la logique, mais TSMC ne dispose actuellement que d'une capacité de production limitée pour cela.

Ce n'est pas la première fois que TSMC a choisi de ne pas adopter la dernière technologie d'emballage ; l'entreprise continue de croire que la lithographie EUV Low-NA suffira pour faire progresser les nœuds de génération suivante jusqu'au démarrage de la production pour des nœuds inférieurs à 1 nanomètre. Cette tendance se poursuit avec les micro-bump, même si l'industrie dans son ensemble, y compris SK hynix, considère le bonding hybride comme la méthode la plus efficace pour empiler les puces.