Según ET News, citando fuentes de la cadena de suministro, TSMC está informe de retrasar la inversión en una tecnología de empaquetado de silicio conocida como bonding híbrido. La tecnología crea un enlace permanente entre chips de silicio utilizando bultos metálicos incrustados fusionados juntos para formar un solo chip. En el empaquetado moderno, los microbump son aproximadamente 20 micrómetros, mientras que el bonding híbrido reduce este tamaño a 1 micrómetro.

Para TSMC, el futuro podría involucrar eludir el bonding híbrido e invertir en microbump de 5 micrómetros para mejorar el rendimiento. Los proveedores de Corea del Sur y Japón están informe de colaborar con TSMC para lograr esto, con la producción masiva de microbump de 5 micrómetros esperada en el segundo semestre de 2028. Como recordatorio, la tecnología 3D V-Cache de AMD utiliza bonding híbrido para colocar SRAM encima de la lógica, pero TSMC solo tiene capacidad de producción limitada de eso por ahora.

Esta no es la primera vez que TSMC ha optado por no adoptar la última tecnología de empaquetado; la empresa aún cree que la litografía EUV de bajo NA será suficiente para avanzar en nodos generacionales siguientes hasta que comience la fabricación para nodos por debajo de 1 nanómetro. Esta tendencia continúa con microbump, incluso mientras toda la industria, incluido SK hynix, ve el bonding híbrido como el método más eficiente para apilar chips.