Samsung presentó su hoja de ruta de memoria actualizada en SEMICON Taiwan 2026, con HBM5 y zHBM como principales enfoques. HBM5 apunta a un rendimiento 2x, un 20% más de eficiencia por vatio y un 20% menos de resistencia térmica utilizando un dado base de 2 nm y apilamientos de 12-20 capas, con objetivo de producción en masa en 2028. zHBM apila la memoria directamente sobre el procesador, apuntando a un rendimiento bruto 8x y una eficiencia por vatio 3x con un 75-90% menos de resistencia térmica; los modelos conceptuales se presentaron en FMS 2026 con un lanzamiento esperado después de 2029. Samsung también confirmó el envío de HBM4E a 16 Gbps por pin y el HBM4 actual a 11.7 Gbps por pin.

En cuanto a NAND, Samsung desarrolla z NAND-O apuntando a una densidad de bits 10x y un ancho de banda de lectura 7x con muestreo en 2028. La industria está repensando la arquitectura HBM, con NVIDIA también avanzando en NVHBM al mover el controlador de memoria al dado base del HBM.