La dernière recherche de Trend Force révèle que les fournisseurs de GPU et les fournisseurs de services cloud hyperscale développent des puces d'IA de plus en plus puissantes, rendant les tailles de paquet plus grandes une priorité clé pour l'emballage 2.5D. Bien que le CoWoS-L de TSMC soit confronté à la concurrence de l'EMIB-T d'Intel, ses avantages en termes de maturité technologique et de rendement devraient lui permettre de rester la solution d'emballage principale pour les puces d'IA jusqu'en 2028. La forte demande d'IA continue de soutenir la poussée de NVIDIA vers des solutions intégrées à l'échelle du rack, avec une croissance prévue des livraisons de GPU haut de gamme de NVIDIA d'environ 30 % d'une année sur l'autre en 2026.

AMD promeut agressivement sa série MI400/MI450 à partir du second semestre de 2026, apportant un nouvel élan aux livraisons globales. Google devrait prendre la tête parmi les ASIC développés par les CSP en termes de volume de livraisons et d'élan de croissance en 2026, avec le TPU v7 comme produit principal. AWS s'étend également de manière agressive, avec ses puces et ses systèmes de serveurs d'IA qui passent progressivement à Trainium v3 à partir du second semestre de 2026.

Microsoft et Meta restent actuellement plus dépendants des serveurs GPU, avec des plans de déploiement d'ASIC relativement plus faibles. La forte demande de puces d'IA serre la capacité d'emballage de TSMC, créant des opportunités potentielles de débordement pour l'EMIB-T d'Intel. Les puces de serveurs d'IA ont principalement utilisé l'emballage CoWoS-S de TSMC, qui utilise un interposant en silicium pour connecter la HBM aux dies de calcul.

Cependant, à mesure que les tailles des puces augmentent et que davantage de modules HBM sont ajoutés, la fabrication de l'interposant en silicium approche de ses limites physiques. L'industrie doit se tourner vers des solutions CoWoS-L permettant des expositions de réticule plus grandes. Le CoWoS-L offre une plus grande flexibilité en intégrant des dies de pont en silicium à haute vitesse dans l'interposant, permettant une meilleure intégration et interconnexion entre les dies de calcul et la HBM.

Les accélérateurs d'IA de NVIDIA et d'AMD ont déjà adopté le CoWoS-L. Parmi les ASIC d'IA, le MTIA 400 de Meta utilise déjà le CoWoS-L, tandis qu'AWS et Microsoft devraient également adopter le CoWoS-L en 2027. Cependant, l'interposant plus grand requis par le CoWoS-L augmente les coûts d'emballage, tandis que les contraintes persistantes sur la capacité d'emballage de TSMC ont accru davantage l'intérêt pour la technologie EMIB d'Intel en tant qu'alternative.

Google devrait adopter l'emballage EMIB-T en 2027, tandis qu'AWS teste également la technologie EMIB. Bien que l'EMIB-T concurrence directement le CoWoS-L, les avantages de ce dernier en termes de maturité technologique et de rendement devraient lui permettre de rester la technologie d'emballage principale pour les puces d'IA jusqu'en 2028.